FPGA设计开发过程中，产生的用于器件编程的数据文件是
A. 熔丝图
B. 仿真图
C. 原理图
D. 位流
查看答案
HDL语言支持多种设计描述风格，以下错误的是
A. 器件描述
B. 结构描述
C. 数据流描述
D. 行为描述
在Verilog HDL语言中，时钟clk信号的下降沿可以表示为 A. p B. C. D.
A. posedge clk
B. negedge clk
C. clk=’1’
D. clk=’0’
Verilog HDL语言对大小写
A. 敏感
B. 不敏感
C. 只能用小写
D. 只能用大写
在Verilog HDL语言中，电平敏感信号触发的always块中如果存在不完整的if语句，则综合后可能得到
A. 触发器
B. 译码器
C. 锁存器
D. 选择器
微信支付 
支付宝支付