在Verilog HDL语言中，时钟clk信号的下降沿可以表示为 A. p B. C. D.
A. posedge clk
B. negedge clk
C. clk=’1’
D. clk=’0’
查看答案
Verilog HDL语言对大小写
A. 敏感
B. 不敏感
C. 只能用小写
D. 只能用大写
在Verilog HDL语言中，电平敏感信号触发的always块中如果存在不完整的if语句，则综合后可能得到
A. 触发器
B. 译码器
C. 锁存器
D. 选择器
关于Testbench，以下说法错误的是
A. Testbench也是一个Verilog模块
B. Testbench可以使用Verilog中的不可综合语句来产生输入激励
C. Testbench本身不需要定义输入输出信号
D. Testbench需要先综合再使用
在进行硬件设计优化时，主要有面积优化（价格优先）和性能优化（速度优先）两个思路。下面方法中能够实现面积优化的方法是 A. B. C.
A. 增加流水结构，缩短关键路径
B. 使用串行算法，共享硬件资源
C. 使用并行算法，支持多入多出
D. 点击编辑答案内容
微信支付 
支付宝支付