题目内容

HDL语言支持多种设计描述风格，以下错误的是

A. 器件描述
B. 结构描述
C. 数据流描述
D. 行为描述

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A. posedge clk
B. negedge clk
C. clk=’1’
D. clk=’0’

A. 敏感
B. 不敏感
C. 只能用小写
D. 只能用大写

A. 触发器
B. 译码器
C. 锁存器
D. 选择器

A. Testbench也是一个Verilog模块
B. Testbench可以使用Verilog中的不可综合语句来产生输入激励
C. Testbench本身不需要定义输入输出信号
D. Testbench需要先综合再使用