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现有4级流水线，分别完成取指、指令译码并取数、运算、回写4步操作，假设完成各部操作的时间依次为100ns、100ns、80ns、50ns。试问：如果在硬件设计上加以改进，至少需要推迟多少时间

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假设指令流水线分取指(FI)、译码(ID)、执行(EX)、回写(WR)4个过程段，共有10条指令连续输入此流水线。假设时钟周期为100ns，求流水线的实际吞吐率。

在一个8级中断系统中，硬件中断响应从高到低的优先顺序是：1→2→3→4→5→6→7→8，设置中断屏蔽寄存器后，中断处理的优先顺序变为1→5→8→3→2→4→6→7。如果CPU在执行一个应用程序时有5、6、7级3个中断请求同时到达，中断请求8在6没有处理完以前到达，在处理8时中断请求2又到达CPU，试画出CPU响应这些中断的顺序示意图。

设某机有4个中断源A、B、C、D，其硬件排队优先顺序为A＞B＞C＞D，现要求将中断处理顺序改为D＞A＞C＞B。写出每个中断源对应的屏蔽字。

某16位计算机中，带符号整数用补码表示，数据Cache和指令Cache分离。表1给出了指令系统中部分指令格式，其中Rs和Rd表示寄存器，mem表示存储单元地址，(x)表示寄存器x或存储单元x的内容。该计算机采用5段流水方式执行指令，各流水段分别是取指IF、译码/读寄存器ID、执行/计算有效地址EX、访问存储器M、结果写回寄存器WB，流水线采用“按序发射，按序完成”方式，没有采用转发技术处理数据相关，并且同一寄存器的读和写操作不能在同一个时钟周期内进行。请回答下列问题。表1 指令系统中部分指令格式名称指令的汇编格式指令功能加法指令ADD Rs，Rd(Rs)+(Rd)→Rd算术左移SHL Rd2*(Rd)→Rd算术右移SHR Rd(Rd)/2→Rd取数指令LOAD Rd，mem(mem)→Rd存数指令STORE Rs，mem(Rs)→mem 若某个时间段中，有连续的4条指令进入流水线，在其执行过程中没有发生任何指令段阻塞，则执行这4条指令所需的时钟周期数为多少