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译码器是一种组合逻辑电路，而计数器是一种时序逻辑电路。( )

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用原码两位乘法求Z=X*Y，其中X=101011，Y=001001。

在串行定点补码除法器中，为了避免溢出，被除数的绝对值一定要小于除数的绝对值。( )

设X=-0.10111，Y=-0.10001，用补码的加法求Z=X+Y。

在串行定点补码乘法器中，被乘数的符号和乘数的符号都参加运算。( )