题目内容

在一个module中，使用initial和always语句的次数是受限制的。

A. 对
B. 错

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Verilog HDL的系统任务和系统函数主要用于数字电路的设计和仿真。

A. 对
B. 错

进程一般是由敏感信号的变化来启动的。

A. 对
B. 错

Verilog HDL语言即可用来做可综合的功能模块设计，又可以编写仿真文件实现对模块的测试。

A. 对
B. 错

initial与always都是过程语句，两者都可以对数字电路进行可综合设计。

A. 对
B. 错